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<maincontent>
<h2>
<a href="/verilog传奇第一章前半部分.html" rel="bookmark" title="Permalink to Verilog传奇第一章前半部分">Verilog传奇第一章前半部分</a>
</h2>
<div>
<b>By: </b><a href="/author/rcjiang.html">rcjiang</a><b> On: </b>日 17 十一月 2019<br />
<b>In: </b><a href="/category/verilogchuan-qi.html" rel="bookmark" title="Permalink to Verilog传奇">Verilog传奇</a><br />
<em><b>Tags: </b>
<span><a href="/tag/verilog.html">#verilog </a></span>
<span><a href="/tag/du-shu-bi-ji.html">#读书笔记 </a></span>
</em>
<hr>
</div>
<div>
<mainarticle>
<h3>verilog的历史</h3>
<p>  首先来说，电子工程师直接设计电路芯片的方式不是一开始就有的，这是由于工程的慢慢变大而现成的集成电路无法满足对于项目要求的时间以及功耗问题，所以才有了，ASIC以及FPGA的出现，verilog又是在ASIC和FPGA的出现后慢慢演变过来的，开始的时候大家都用VHDL，当然VHDL据说没有verilog这么灵活可以写仿真代码，又可以设计电路，但是我又不会VHDL所以据听说是这样我也没法考证。而verilog当时主要的作用就是测试，因为他是高级语言，据说是根据C语言改的，所以当时没有什么方法可以将它转化为电路，直到1987年，有个公司给verilog写了个综合工具，verilog变得可以综合了，也就可以组成电路了，于是便被广大ASIC、FPGA厂商采用，就出现了今天的这个局面。<br>
  然而,正是由于verilog是从仿真过度而来的，verilog有很多不可综合的关键字用于测试仿真，这对于初学者而言，往往分不清到底什么是可综合的。纵观verilog语言其实和C语言十分相像，有一个top_module类似于C语言的main，当然verilog的top_module的名字可以随便起，然后top_module可以调用别的子module，但不同的是verilog里的变量需要根据时序来改变数据，这个问题包括=与<=的区别，还有各module之间的组合问题,这些会在接下来以后的blog中慢慢讲解。而对于verilog的测试仿真功能，基本就是Initial和一些$*语句的使用，这些在以后也会详细的介绍。<br>
  verilog虽然取自于C但是实际上的表达的功能已经和C语言大相径庭了，所以在写代码上，初学者一般会出现下面的情况。 </p>
<blockquote>
<p>  *Verilog写完不能综合。这是由于新手对于综合的关键字并不熟悉造成的，一些大佬verilog的关键字也就用了不到1/3，这话不是我说的，是写书的那个作者写的。所以其实没必要把所有关键字都用一遍，只需要用常用的就好，就像C语言后来出了个柔性数组，也没见谁在程序里用它了。(也可能我见的太少了) </p>
<p>  综合器总报警告。这在某些情况下是正常现象，因为有些电路人想得明白但是检错程序里却认为这是个问题，如果你对这个电路熟悉，就不会有问题，要随时去巩固数电才行。 </p>
<p>  资源不够用。这是因为写的太像C语言了，而实际上，一个电路里不可能有那么多像C程序里暂时没用到的变量。 </p>
<p>  时序有问题。这个就需要多练习了。要多像电路一样思考才能对时序有深刻的理解。</p>
<p>  直接下到板子里看程序的对错。这个一般是搞单片机的人容易犯的错误，但是如果项目变得非常大，下到板子里，根本就看不出什么问题了，因为板子可以观察的数据很有限，所以应该先仿真没问题了再下到板子里。 </p>
<p>  还有就是愿意用循环。在verilog中只有C语言的for循环被保留了下来，其他的都不可综合，但是verilog的for循环每次循环都会生成一次变量，for在这本书里是提醒慎用的 </p>
</blockquote>
<p>综上所述，verilog的学习需要多了解数电，多像电路一样去思考。 </p>
<h3>ASIC的设计</h3>
<p>  值得注意的是ASIC的设计和软件一样也分前端与后端，前端负责设计具体的逻辑，以生成网表(就类似PCB设计中的画原理图）为最终目的，而后端负责由生成的网表，选mos管、布局布线（类似画PCB图）。 </p>
<h3>FPGA的设计</h3>
<p>  FPGA的设计是前后端一起干了，但是也会存在延时导致的竞争冒险问题，这个就需要仿真的帮助。</p>
<blockquote>
<p>逻辑仿真->综合后仿真->实现后仿真 </p>
</blockquote>
<p>这些一步一步接近现实的有延时的情况，最后都弄好了，才可以下到板子里看看还有没有什么问题。<br>
  实际上这本书上说，ASIC的设计要比FPGA难很多，因为FPGA厂家已经对芯片进行了很大程度的设计。</p>
</mainarticle>
</div>
<hr>
<div>
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</p>
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