SystemVerilog: propagation for <->, ===, !== works

Author: kroening

regression/verilog/expressions/constants2.sv

@@ -32,13 +32,13 @@ module main;
   parameter p28 = 1&&1;
   parameter p29 = 1||1;
   parameter p30 = 1->1;
-//  parameter p31 = 1<->1;
+  parameter p31 = 1<->1;
   parameter p32 = 1<1;
   parameter p33 = 1<=1;
   parameter p34 = 1>1;
   parameter p35 = 1>=1;
-//  parameter p36 = 1===1;
-//  parameter p37 = 1!==1;
+  parameter p36 = 1===1;
+  parameter p37 = 1!==1;
   parameter p38 = 1==1;
   parameter p39 = 1!=1;
   parameter p40 = 1==?1;