Initial commit

Author: Qiaofanxing

.gitattributes

@@ -0,0 +1,2 @@
+# Auto detect text files and perform LF normalization
+* text=auto

ALU.v

@@ -0,0 +1,19 @@
+module ALU(
+	input wire [7:0] A,
+	input wire [7:0] B,
+	input wire [3:0] op,	//功能码，选择运算类型(预留4位，实际1位就行)
+	output wire [7:0] E,
+	output wire [1:0] cc	//编码两个操作数，左边用于标识AB是否相等，相等的话为1.
+							//右边用于标识A是否大于B，1表示A大于B，0表示A小于B
+
+);
+	assign E = ( op == 4'h0 )? A+B :
+		   		(op == 4'h1) ? A-B : 8'hxx;
+		   		
+	assign cc =  {A==B,A>B} 	;  //拼接运算符
+
+endmodule
+
+//OP=0000 加法 A+B
+//OP=0001 减法 A-B
+//否则：不定值，以后扩充运算符

PC.v

@@ -0,0 +1,21 @@
+//用于给出指令在指令储存器中的地址
+//在时钟信号的上升沿更新，而且需要一个控制信号，在控制信号为0的时候初始化PC寄存器
+module PC(
+	input wire [7:0] new_pc,  //目标地址，可能是跳转地址或者是下一条指令的地址
+	output reg [7:0] pc, //指令地址，输出信号
+	input wire clk,  //时钟周期
+	input wire rst_  
+);
+	always @(posedge clk or negedge rst_) 
+	begin
+		if(rst_==1'b0)
+			begin
+			pc<=0;
+			end
+	 	else    //返回指令地址
+			begin
+			pc<=new_pc;
+			end
+	end
+		
+endmodule

RAM.v

@@ -0,0 +1,17 @@
+module RAM(
+	input wire [7:0] addr,   //地址总线
+	input wire [7:0] in,  //数据总线
+	output wire [7:0] out,   //数据输出
+	input wire rd_, //控制读信号(低电平有效)
+	input wire wr_, //控制写信号(低电平有效)
+	input wire clk
+);
+	reg [7:0] mem [0:255];   //存储单元，共256个，每一个8位
+		
+	assign out = (rd_==1'b0)? mem[addr] : 8'hxx;	//读数据
+
+	always @(posedge clk) 
+		if(wr_==1'b0)  //写信号有效时写入数据
+			mem[addr] <= in;  //线网型尽可能连续赋值
+
+endmodule

REGFILE.v

@@ -0,0 +1,24 @@
+module REGFILE(
+	input wire [2:0] srcA,
+	input wire [2:0] srcB,
+	output wire [7:0] A,
+	output wire [7:0] B,
+	input wire [2:0] dstM,
+	input wire [2:0] dstE,
+	input wire [7:0] M,			
+	input wire [7:0] E,
+	input wire clk	
+);
+
+	reg [7:0] rf [0:7];
+	assign A = (srcA==3'b000)? 8'h00 : rf[srcA];  //如果srcA是0必须返回一个零值	
+	assign B = (srcB==3'o0)? 8'h00 : rf[srcB]; //同上
+	
+	always @(posedge clk) 
+    begin
+		if(dstM!=3'o0) 
+            rf[dstM] <= M;					
+		if(dstE!=3'o0 && dstE!=dstM)  //如果两个地址是同一个地址，需要有一个优先级(POP指令会涉及)，令M端口优先(栈顶的值存入EXP中)
+            rf[dstE] <= E;		
+	end
+endmodule

ROM.v

@@ -0,0 +1,13 @@
+module ROM(
+	input wire [7:0] addr,   //8位地址输入
+	output wire [23 :0] out   //需要输出一整条指令，需要三个字节24位
+);
+
+	reg [7:0] mem [0:255];  //存储单元
+	
+	assign out = {mem[addr],mem[addr+1],mem[addr+2]};   //连续输出三个字节
+	
+	initial
+		$readmemh("rom.txt",mem,0,255); //利用系统任务读入
+	
+endmodule

TINYCPU.v

@@ -0,0 +1,60 @@
+`include "tinyCPU.h"
+
+`define ins rom_data[23:20]   	// -> icode (ROM中高四位)
+`define fun rom_data[19:16]		// -> ifun (ROM中低四位)，功能码
+`define rA  rom_data[14:12]		//只用3位来表示Ra（一共8个寄存器，3位寻址）
+`define rB  rom_data[10:8]    //只用3位
+`define rC 	rom_data[6:4]		//第三个字节高四位的低三位用来表示rC
+
+module TINYCPU(
+	//连接RAM端口
+	output wire [7:0] ram_addr,  //写RAM地址
+	output wire [7:0] ram_wdat,  //向RAM写数据总线
+	input wire [7:0] ram_rdat,  //读总线
+	output wire ram_rd_,ram_wr_,  //控制信号
+	
+	//连接ROM端口
+	output wire [7:0] rom_addr,
+	input wire [23:0] rom_data,
+	
+	//时钟信号与复位信号(CPU复位->PC寄存器置0，从0取出第一条地址)
+	input wire clk,rst_
+);
+
+	wire [7:0] valA,valB,valC,valP,valE,valM,aluB,new_pc;
+	wire [1:0] cc;
+	wire [2:0] dstE, dstM;
+	
+	PC pc( .new_pc(new_pc),.pc(rom_addr),.clk(clk),.rst_(rst_)); //实例化一个PC寄存器
+	
+	assign valC = (`ins==`JXX && `fun==`JMP) ? rom_data[15:8] : rom_data[7:0];  //如果取出来了一个无条件转移指令，输出第二个字节，否则其他的是第三个字节
+	
+	assign valP = rom_addr + ((`ins==`HLT )? 0:
+						 (`ins==`NOP )? 1: 
+						 (`ins==`JXX && `fun==`JMP) ? 2:3);  //下一条指令的地址
+	
+	REGFILE regfile(.srcA(`rA),.srcB(`rB),.A(valA),.B(valB),.dstM(dstM),.dstE(dstE),.M(valM),.E(valE),.clk(clk)	);  //实例化译码器，虽然全部读出来了但是不一定全都用，这样可以简化电路
+	
+	assign aluB= (`ins==`LD||`ins==`ST||`ins==`OPI)?valC:valB;			//状态信号
+	
+	ALU alu(.A(valA),.B(aluB),.op(`fun),.E(valE),.cc(cc));   //实例化一个运算器
+	//访存阶段:
+	assign ram_addr=valE; //地址就是运算器输出的结果
+	assign ram_wdat=valB;  
+	assign valM=ram_rdat;  //从RAM读出来的值写到valM端口
+	assign ram_rd_ = (`ins==`LD) ? 1'b0 : 1'b1;				//LD命令，rd_信号有效
+	assign ram_wr_ = (`ins==`ST) ? 1'b0 : 1'b1;	 
+	//写回阶段:
+	assign dstM = (`ins==`LD) ? `rB : 3'o0; //代替写使能信号，不是LD的话全写0，表示不写入寄存器
+	assign dstE = (`ins==`OPR) ? `rC :
+				  (`ins==`OPI) ? `rB : 3'o0;
+				  //其他指令不应该修改寄存器内容		  
+	assign new_pc= (
+					(`ins == `JXX && `fun == `JMP)||
+					(`ins == `JXX && `fun == `BEQ &&  cc[1:1])||
+					(`ins == `JXX && `fun == `BNE && ~cc[1:1])||
+					(`ins == `JXX && `fun == `BLT && ~cc[1:1] && ~cc[0:0])||
+					(`ins == `JXX && `fun == `BGT && ~cc[1:1] &&  cc[0:0]))? valC :valP;
+					//如果成功转移则为valC,不转移则为下一条指令valP
+			
+endmodule